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Center of Excellence Cognitive Interaction Technology

CoreVA – Ressourceneffizienter VLIW-Prozessor

Motivation

Die zunehmende Miniaturisierung digitaler Schaltkreise durch moderne Fertigungsverfahren und die damit verbundene steigende Integrationsdichte von mikroelektronischen Schaltkreisen erlaubt die Realisierung von immer komplexeren und leistungsfähigeren Schaltungen. Die Steigerung der Performanz durch eine reine Erhöhung der Taktfrequenz wirkt sich jedoch nachteilig auf die Leistungsaufnahme eines Systems aus. Neue Architekturen stellen die geforderte Leistungsfähigkeit durch eine höhere Parallelität zur Verfügung. Diese ermöglichen eine höhere Energieeffizienz, da die Taktfrequenz eines Parallelprozessors vergleichsweise niedrig gehalten werden kann.

Insbesondere in mobilen Anwendungsszenarien ist eine hohe Ressourceneffizienz wichtig. Die höhere Leistungsfähigkeit von Mikroprozessoren ermöglicht die Realisierung von mehr Funktionalität, wie neuen Funkstandards aber auch komplexen Multimediaanwendungen. Algorithmen dieser Anwendungsklassen lassen sich effizient auf die feingranulare Parallelität universeller VLIW (Very-Long-Instruction-Word)-Prozessoren abbilden. Im Gegensatz zu skalaren Prozessoren, wo Instruktionen sequentiell verarbeitet werden, können in einer VLIW-Architektur Instruktionsgruppen bestehend aus mehreren Operationen auf parallele Ausführungseinheiten verteilt werden. Aufgrund ihrer Vielseitigkeit und Skalierbarkeit sind VLIW-Prozessoren aber auch für die Ausführung anderer Programme, wie beispielsweise Betriebssystemen, geeignet.

Entwurfsraumexploration

Abbildung 1: Entwurfsablauf

Zur Entwurfsraumexploration von Prozessorarchitekturen wird ein dualer Entwurfsablauf verwendet, der in Kooperation mit der Fachgruppe "Programmiersprachen und Übersetzer" unter Leitung von Prof. Dr. Uwe Kastens an der Universität Paderborn entwickelt wurde. Der Entwurfsablauf (vgl. Abbildung 1) basiert auf einer zentralen Prozessorspezifikation in der UPSLA (Unified-Specification-Language)-Sprache, aus der eine vollständige Software-Werkzeugkette automatisch generiert werden kann. Diese besteht aus einem C-Compiler, einem Assembler, Linker, einem zyklenakkuratem Instruktionssatzsimulator und diversen Debugging- und Profiling-Werkzeugen. Das Hardware-Design basierend auf der RTL-Beschreibung der Architektur und wird durch hoch automatisierte Werkzeuge unterstützt, die die Iterationszyklen der üblichen Syntheseprozesse bei der Entwurfsraumexploration stark beschleunigen.

Der CoreVA-Prozessor

Abbildung 2: Architektur
Abbildung 3: Layout

Mit Hilfe dieses Entwurfsablaufes wurde in der Fachgruppe Kognitronik und Sensorik die ressourceneffiziente VLIW-Prozessorarchitektur CoreVA entwickelt. Der CoreVA-Prozessor basiert auf einer modularen VLIW-Architektur (vgl. Abbildung 2) die die Konfiguration diverser Parameter zur Entwurfszeit erlaubt. Unter anderem kann die Anzahl der VLIW-Slots, der Funktionseinheiten wie ALUs, Multiplizierer oder Dividierer oder Lade-/Speichereinheiten spezifiziert werden.

Als Ergebnis einer umfassenden Entwurfsraumexploration wurde für die CoreVA-Architektur eine sechsstufige Pipelinestruktur mit vier Ausführungseinheiten, zwei Multiplizierern und zwei Dividierern gewählt. Durch die vierfache Parallelität bietet der Prozessor eine hohe Performanz von 1,6 GOP/s bzw. 3,2 GOP/s in einem 16-Bit-SIMD-Modus bei einer vergleichsweise niedrigen Taktfrequenz von 400 MHz. Die Leistungsaufnahme liegt bei ca. 100 mW. Der in einer 65 nm Low-Power-Standardzellentechnologie von STMicroelectronics als ASIC gefertigte Prozessor (vgl. Abbildung 3) belegt inklusive 32 kB On-Chip-Cache eine Fläche von 2,7 mm². Weiterhin stehen diverse dedizierte Hardwarebeschleuniger für Spezialanwendungen (z.B. Elliptic Curve Cryptography, ECC)  zur Verfügung.

Der CoreVA-Prozessor dient als Basisarchitektur für verschiedene Projekte in der Fachgruppe Kognitronik und Sensorik. Seine hohe Ressourceneffizienz ermöglicht den Einsatz als Basisbandprozessor in Software-defined Radio basierten Systemen. Neue Technologien wie optimierte Standardzellen, die im Sub-Schwell-Bereich arbeiten, versprechen eine weitere Erhöhung der Energie-Effizienz. Des Weiteren werden Konzepte hoch-skalierbarer On-Chip-Netzwerke, basierend auf dem CoreVA-Prozessor, untersucht.

Kontakt

Dipl.-Ing. Thorsten Jungeblut

Raum: Q0-140

Tel.: +49 521 106-12031

E-Mail: jungeblut@cit-ec.uni-bielefeld.de